CCSDS 標準的 LDPC 譯碼器 FPGA IP core 

IP Core 概述

該LDPC碼選用的是CCSDS131.1-0-2規范中的碼字，參數為（8160，7136），該碼字是（8176， 7154）的子碼，（8176，7154）碼的校驗矩陣由2×16個511×511的循環子矩陣組成。（8160， 7136）碼由（8176，7154）碼刪余得到，具體方法為：信息位的前18位固定為全0，但不進行傳輸，故信息位長為7154-18=7136；在校驗位的最后補兩位0，故碼長為8176-18+2=8160。 

性能指標 

1. 碼率7/8，碼長8160； 

1) 支持兩種速率的LDPC譯碼器； 

a) 高速，數據吞吐率≥800Mbps；占用資源較多。 

b) 低速，數據吞吐率≥130Mbps；消耗資源也對應減少； 

2. 碼率1/2， 碼長8192； 

1) 正在開發中 

3. 并行8路LLR數據輸入；并行8位輸出；同時輸出校驗結果 

4. 在迭代次數為7，時鐘速率125MHz時，數據吞吐率≥800Mbps； 

5. 流水線架構，高吞吐量和低資源利用率； 

6. 適用于Xilinx/Altera版本的FPGA；提供HDL源碼和網表兩種形式，以及仿真模型 

相關資料 

感興趣的請索要《LDPC譯碼器IP Core使用說明》，含端口描述、時序描述、資源占用 。